Verilog HDL程序模块是以module开始,以endmodule结尾的。
Verilog HDL程序模块是以module开始,以endmodule结尾的。
下列Verilog HDL程序所描述电路是()module ...? IN : 1bZ;endmodule
下列Verilog HDL程序所描述电路是()module ...? IN : 1bZ;endmodule
verilog HDL程序开始及结束的关键词是___________ A: begin end B: module endmodule C: entity end D: begin endmodule
verilog HDL程序开始及结束的关键词是___________ A: begin end B: module endmodule C: entity end D: begin endmodule
module FDIV0(input CLK, RST,in...;endmodule该模块实现的功能是:
module FDIV0(input CLK, RST,in...;endmodule该模块实现的功能是:
含同步复位控制的D触发器module DFF2(input ...:D;endmodule空格处应该填入:
含同步复位控制的D触发器module DFF2(input ...:D;endmodule空格处应该填入:
下面哪种代码执行后是与其他结果不一样的? A: module mux2_1(a,b,sel,out); input a,b,sel; output out; assign out=(sel==1)?a:b; endmodule B: module mux2_1(a,b,sel,out); input a,b,sel; output out; reg out; always@(a or b or sel) begin case(sel) 0: out=a; 1: out=b; endcase end endmodule C: module mux2_1(a,b,sel,out); input a,b,sel; output out; reg out; always@(*) if(sel==0) out=a; else out=b; endmodule
下面哪种代码执行后是与其他结果不一样的? A: module mux2_1(a,b,sel,out); input a,b,sel; output out; assign out=(sel==1)?a:b; endmodule B: module mux2_1(a,b,sel,out); input a,b,sel; output out; reg out; always@(a or b or sel) begin case(sel) 0: out=a; 1: out=b; endcase end endmodule C: module mux2_1(a,b,sel,out); input a,b,sel; output out; reg out; always@(*) if(sel==0) out=a; else out=b; endmodule
下列Verilog HDL程序所描述电路是( )module TRI (EN, IN, OUT);input IN, EN;output OUT;assign OUT = EN ? IN : 1bZ;endmodule
下列Verilog HDL程序所描述电路是( )module TRI (EN, IN, OUT);input IN, EN;output OUT;assign OUT = EN ? IN : 1bZ;endmodule
补充程序完成一个8位奇偶校验电路。 module modelsim_test (even_bit,odd_bit,a); input[7:0] a; output even_bit,odd_bit; assign even_bit = ; assign odd_bit = ; endmodule
补充程序完成一个8位奇偶校验电路。 module modelsim_test (even_bit,odd_bit,a); input[7:0] a; output even_bit,odd_bit; assign even_bit = ; assign odd_bit = ; endmodule
下面是四选一数据选择器的部分代码,要补全代码可以选择( )。(?)always@(*)begin if (s==2'b00) y=p0; else if (s==2'b01) y=p1; else if (s==2'b10) y=p2; else y=p3;end A: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;... ...endmodule B: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;reg y;... ...endmodule C: module mux4_1 ( input p3,p2,p1,p0; input[1:0] s; output reg y;)... ...endmodule D: module mux4_1 (input p3,p2,p1,p0;input[1:0] s;output y )... ...endmodule
下面是四选一数据选择器的部分代码,要补全代码可以选择( )。(?)always@(*)begin if (s==2'b00) y=p0; else if (s==2'b01) y=p1; else if (s==2'b10) y=p2; else y=p3;end A: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;... ...endmodule B: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;reg y;... ...endmodule C: module mux4_1 ( input p3,p2,p1,p0; input[1:0] s; output reg y;)... ...endmodule D: module mux4_1 (input p3,p2,p1,p0;input[1:0] s;output y )... ...endmodule
下面( )是Verilog HDL模块的必须组成部分。 A: module 和 endmodule B: 模块名 C: 端口列表和端口声明 D: 模块功能描述
下面( )是Verilog HDL模块的必须组成部分。 A: module 和 endmodule B: 模块名 C: 端口列表和端口声明 D: 模块功能描述