下列Verilog HDL语句可综合的是（ ）。
A: deassign
B: specify
C: casez
D: repeat
A: deassign
B: specify
C: casez
D: repeat
举一反三
- 在verilog HDL中，下列语句哪个不是循环语句？（ ） A: while B: for C: casez D: repeat
- 在verilog HDL中，下列语句哪个不是条件语句？（ ） A: if-else B: case C: casez D: repeat
- 在verilog HDL中，下列语句哪个不是条件语句？（ ） A: if-else B: case C: casez D: repeat
- 在Verilog HDL语言中，下列语句哪个是循环语句？ A: if-else B: case C: casez D: repeat
- 在verilog中，下列语句哪个不是分支语句？（） A: if-else B: case C: casez D: repeat