基本锁存器module LATCH1(CLK,D,Q);output Q ; input CLK,D;reg Q;always @(D or ____) if(CLK) Q <= D;endmodule空格处应该填入：
A: 1
B: 0
C: Q
D: CLK
A: 1
B: 0
C: Q
D: CLK
举一反三
- 基本锁存器module LATCH1(CLK,D,Q);output Q ; input CLK,D;reg Q;always @(D or ____) if(CLK) Q <= D;endmodule空格处应该填入： A: 1 B: 0 C: Q D: CLK
- 异步时序电路module AMOD(D,A,CLK,Q); output Q; input A,D,CLK; reg Q,Q1; always @(posedge CLK)Q1 <= ~(A | Q); always @(posedge ____ )Q <= D;endmodule空格处应该填入： A: CLK B: Q1 C: D D: A
- 异步时序电路module AMOD(D,A,CLK,Q); output Q; input A,D,CLK; reg Q,Q1; always @(posedge CLK)Q1 <= ~(A | Q); always @(posedge ____ )Q <= D;endmodule空格处应该填入： A: CLK B: Q1 C: D D: A
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]