module CNT4(CLK,Q); ‎output [3:0] Q; input CLK;‎reg ____ Q1 ; ‎always @(posedge CLK)‎Q1 = Q1+1 ;‎assign Q = Q1; ‎endmodule‎空格处应该填入：‎‎ A: reg B: CLK C: Q1 D: [3:0]

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2022-06-09

module CNT4(CLK,Q); ‎output [3:0] Q; input CLK;‎reg ____ Q1 ; ‎always @(posedge CLK)‎Q1 = Q1+1 ;‎assign Q = Q1; ‎endmodule‎空格处应该填入：‎‎ A: reg B: CLK C: Q1 D: [3:0]

module CNT4(CLK,Q); ‎output [3:0] Q; input CLK;‎reg ____ Q1 ; ‎always @(posedge CLK)‎Q1 = Q1+1 ;‎assign Q = Q1; ‎endmodule‎空格处应该填入：‎‎
A: reg
B: CLK
C: Q1
D: [3:0]

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module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
‏module CNT4(CLK,Q); ‎ ‏output [3:0] Q; input CLK;‎ ‏reg ____ Q1 ; ‏always @(posedge CLK)‎ ‏Q1 = Q1+1 ;‎ ‏assign Q = Q1; ‏endmodule‎ ‏空格处应该填入： A: eg B: Q1 C: CLK D: [3:0]
中国大学MOOC: module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入：
异步时序电路module AMOD(D,A,CLK,Q); output Q; input A,D,CLK; reg Q,Q1; always @(posedge CLK)Q1 <= ~(A | Q); always @(posedge ____ )Q <= D;endmodule空格处应该填入： A: CLK B: Q1 C: D D: A
异步时序电路module AMOD(D,A,CLK,Q); output Q; input A,D,CLK; reg Q,Q1; always @(posedge CLK)Q1 <= ~(A | Q); always @(posedge ____ )Q <= D;endmodule空格处应该填入： A: CLK B: Q1 C: D D: A

​module CNT4(CLK,Q); ‎​output &#91;3:0&#93; Q; input CLK;‎​reg ____ Q1 ; ‎​always @(posedge CLK)‎​Q1 = Q1+1 ;‎​assign Q = Q1; ‎​endmodule‎​空格处应该填入：‎​‎ A: reg B: CLK C: Q1 D: [3:0]

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module CNT4(CLK,Q); ‎output [3:0] Q; input CLK;‎reg ____ Q1 ; ‎always @(posedge CLK)‎Q1 = Q1+1 ;‎assign Q = Q1; ‎endmodule‎空格处应该填入：‎‎ A: reg B: CLK C: Q1 D: [3:0]