​下列哪一个表述是正确：‏​‏ A: always@(posedge CLK or RST) B: always@(posedge CLK or negedge RST or A) C: always@(posedge CLK or D or Q) D: always@(posedge CLK or negedge RST)

下列哪一个表述是正确： A: always@(posedge CLK or RST) B: always@(posedge CLK or negedge RST or A) C: always@(posedge CLK or D or Q) D: always@(posedge CLK or negedge RST)

下列敏感信号的表示属于边沿敏感型的是________ A: always@(posedge clk or posedge clr) B: always@(A or B) C: always@(posedge clk or clr) D: always @ (*)

要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)

ADC 0809采样结束后需要通过LOCK向锁存器LATCH发出锁存信号，以便将输出口的D&#91;7：0&#93;8位数据锁存起来，下列程序当中能够实现数据锁存功能的是（） A: always@（posedge LOCK） if (LOCK) REGL<=D; B: always@（posedge LOCK） if (!LOCK) REGL<=D; C: always@（posedge RST） if (!LOCK) REGL<=D; D: always@（posedge RST or posedge LOCK ） if (!LOCK) REGL<=D;

下列Moore型状态机采用Verilog语言主控时序部分正确的是： A: always@(posedge clk or negedge reset) begin if(!reset) current_state&lt;=s0; else current_state&lt;=next_state; end B: always@(posedge clk ) begin if(!reset) current_state&lt;=s0; else current_state&lt;=next_state; end C: always@(posedge clk t) if(reset) current_state&lt;=s0; else current_state&lt;=next_state; D: always@(posedge clk or negedge reset) if(reset) current_state&lt;=s0; else current_state&lt;=next_state;

下列Moore型状态机采用Verilog语言主控时序部分正确的是： A: always@(posedge clk or negedge reset) begin if(!reset) current_state<=s0; else current_state<=next_state; end B: always@(posedge clk ) begin if(!reset) current_state<=s0; else current_state<=next_state; end C: always@(posedge clk t) if(reset) current_state<=s0; else current_state<=next_state; D: always@(posedge clk or negedge reset) if(reset) current_state<=s0; else current_state<=next_state;

下边程序实现上升沿触发的D触发器的功能，请在括号处将程序补充完整。（ ）module DFFl (ClK, D,Q) ; output Q ; input ClK , D ; （ ）； always @ (posedge ClK) Q <;= D ;endmodule A: reg Q B: posedge D C: posedge Q D: reg D

下列Verilog HDL代码描述中，采用时钟信号clock上升沿和复位信号reset下降沿触发的是（ ）。 A: always @ ( posedge clock, negedge reset ) if ( reset ) B: always @ ( posedge clock, negedge reset ) if ( ! reset ) C: always @ ( clock, reset ) if ( reset ) D: always @ ( posedge clock or negedge reset ) if ( reset==0 )

​下面程序实现了上升沿触发的 D 触发器的功能，请在括号处将程序补充完整。（ ）‎​module DFFl (ClK, D,Q) ;‎​ output Q ;‎​ input ClK , D ;‎​ （ ）；‎​ always @ (posedge ClK)‎​ Q <;= D ;‎​endmodule‎​‎ A: reg Q B: posedge D C: posedge Q D: reg D