关于以下程序，下列说法中正确的是module Learn10_2 (clk,rst_n,din,pos_clk,neg_clk)input clk,rst_n,din;output pos_clk,neg_clk;reg ctrl_this,ctrl_last;always@(posedge clk or negedge rst_n)beginif(!rst_n)beginctrl_this <= 0;ctrl_last <= 0;endelse beginctrl_this <= din;ctrl_last <=ctrl_thisendendassign pos_clk = ctrl_this&(!ctrl_last)endmodule A: 该程序的功能是上升沿检测 B: 该程序是同步复位 C: pos_clk是一个长度为两个时钟周期的脉宽信号 D: 该程序的功能是下降沿检测

(多选题, 2分)时钟上升沿检测语句可以是？ A: CLK'EVENT AND CLK='1' B: CLK'EVENT AND CLK='0' AND CLK'LAST_VALUE='1' C: CLK'LAST_VALUE='1' AND CLK='0' D: RISING_EDGE(CLK) E: FALLING_EDGE(CLK) F: CLK'EVENT AND CLK='1' AND CLK'LAST_VALUE='0' G: CLK'LAST_VALUE='0' AND CLK='1'

时钟信号CLK在进程中为敏感信号,可用于检测CLK上升沿的语句有 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IF rising_edge(CLK) E: IF CLK=‘1’ F: wait until CLK=‘1’

CLK'EVENT AND CLK='1'表示CLK的 ( )

下面对时钟上升沿检测的VHDL描述中，错误的是（ ）。 A: if clk’event and clk = ‘1’ then B: if falling_edge(clk) then C: if clk’event and clk’last value=‘1’ then D: if clk’ not stable and clk = ‘1’ then

在所列对时钟上升沿检测的VHDL描述中，错误的是（ ）。 A: if clk’event and clk = ‘1’ then B: if falling_edge(clk) then C: if clk’ not stable and clk = ‘1’ then D: if clk’event and clk’last value=‘1’ then

时钟信号CLK在进程中为显式或隐式敏感信号，下面语句中不可用于检测CLK上升沿的是 。 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IFCLK=‘1’

在Verilog语言中，下列对时钟上升沿检测描述中正确的是________ A: posedge clk B: negedge clk C: if clk’event and clk = ‘0’ then D: if clk’stable and not clk = ‘1’ then

“if （clk’event and clk=‘1’）”这句语句在VHDL程序中，条件为“真”时表示判断（ ）。 A: clk信号为下降沿时刻 B: clk信号为“1” C: clk信号为“0” D: clk信号为上升沿时刻

​下列哪一个表述是正确：‏​‏ A: always@(posedge CLK or RST) B: always@(posedge CLK or negedge RST or A) C: always@(posedge CLK or D or Q) D: always@(posedge CLK or negedge RST)