Verilog可以在多个always模块中对一个reg型的数据进行赋值
A: 正确
B: 错误
A: 正确
B: 错误
B
举一反三
- Verilog可以在多个always模块中对一个reg型的数据进行赋值
- reg:是寄存器数据类型的关键字，其表示一个抽象的数据存储单元。reg只能在和always中赋值。而reg在过程赋值语句中使用。reg型数据常用来表示always模块内的指定信号，代表触发器。通常在设计中要由always模块通过使用行为描述语句来表达逻辑关系。在always块内被赋值的每一个信号都必须定义为reg型。
- 寄存器型(reg)连续赋值用于下列哪种赋值语句？ A: always模块 B: assign模块
- 在always块中被赋值的信号必须定义为reg型，这种说法是否正确 A: 正确 B: 错误
- reg型变量只能在initial或always语句内部被赋值。 A: 正确 B: 错误
内容
- 0
能够对Verilog<br/>HDL的reg类型变量赋值的语句有()。(本题4分) A: initial B: always C: assign D: case
- 1
在Verilog HDL的设计模块中，最常用的寄存器型变量是( )型变量。 A: reg B: nets C: reg和nets D: integer
- 2
在Verilog中，如果在过程语句中给某个信号赋值，则该信号必须定义成（）型变量。 A: input reg B: output C: reg D: output reg
- 3
在Verilog HDL中，关于reg类型的描述不正确的是（）。 A: reg类型可用于对寄存器进行建模。 B: reg类型只能用在always块中，而不能用于assign语句。 C: reg类型不能用于对组合逻辑进行建模。 D: 在行为描述中，可以通过initial块对寄存器变量初始化。
- 4
在always块中的过程语句中，赋值符号左边的变量既可以为wire线网性，也可以是reg寄存器型。 A: 正确 B: 错误