Verilog可以在多个always模块中对一个reg型的数据进行赋值
举一反三
- Verilog可以在多个always模块中对一个reg型的数据进行赋值 A: 正确 B: 错误
- reg:是寄存器数据类型的关键字，其表示一个抽象的数据存储单元。reg只能在和always中赋值。而reg在过程赋值语句中使用。reg型数据常用来表示always模块内的指定信号，代表触发器。通常在设计中要由always模块通过使用行为描述语句来表达逻辑关系。在always块内被赋值的每一个信号都必须定义为reg型。
- 寄存器型(reg)连续赋值用于下列哪种赋值语句？ A: always模块 B: assign模块
- 能够对Verilog<br/>HDL的reg类型变量赋值的语句有()。(本题4分) A: initial B: always C: assign D: case
- 在Verilog HDL的设计模块中，最常用的寄存器型变量是( )型变量。 A: reg B: nets C: reg和nets D: integer