下列哪个不是Verilog HDL的关键字？（ ）
A: assign
B: module
C: mem
D: and
A: assign
B: module
C: mem
D: and
C
举一反三
- 下面哪些是verilog的关键字() A: input B: assign C: write D: module
- 属于Verilog HDL关键字/内部保留字的有（ ）。 A: module B: begin C: cnt D: or
- 下列Verilog HDL程序所描述电路是（ ）module TRI (EN, IN, OUT);input IN, EN;output OUT;assign OUT = EN ? IN : 1bZ;endmodule
- 在verilog HDL中，下列语句哪个不是循环语句？（
- 下列Verilog HDL程序所描述电路是（）module ...? IN : 1bZ;endmodule
内容
- 0
下列Verilog的关键字错误的是（ ） A: assign B: reg C: ngedge D: endcase
- 1
Verilog HDL程序模块是以module开始，以endmodule结尾的。
- 2
在Verilog中过程块是使用下列关键字 A: assign B: asign C: allway D: always
- 3
在verilog HDL中，下列语句哪个不是循环语句？（ ） A: while B: for C: casez D: repeat
- 4
在verilog HDL中，下列语句哪个不是条件语句？（ ） A: for B: if-else C: case D: casez