下面哪些是verilog的关键字()
A: input
B: assign
C: write
D: module
A: input
B: assign
C: write
D: module
A,A,A,B,D
举一反三
- 下面那些是Verilog的关键字 A: input B: a C: module D: y
- 下面那些是Verilog的关键字 A: input B: a C: module D: y
- 下列哪个不是Verilog HDL的关键字？（ ） A: assign B: module C: mem D: and
- 下面哪些是Verilog的关键词 A: input B: a C: module D: y
- 下列Verilog HDL程序所描述电路是（ ）module TRI (EN, IN, OUT);input IN, EN;output OUT;assign OUT = EN ? IN : 1bZ;endmodule
内容
- 0
下列Verilog的关键字错误的是（ ） A: assign B: reg C: ngedge D: endcase
- 1
在Verilog中过程块是使用下列关键字 A: assign B: asign C: allway D: always
- 2
属于Verilog HDL关键字/内部保留字的有（ ）。 A: module B: begin C: cnt D: or
- 3
下列不属于verilog的关键字的是（ ） A: always B: input C: wire D: float
- 4
完成一个8位奇偶校验位产生电路的verilog设计。module modelsim_test (even_bit,odd_bit,a); input[7:0] a; output even_bit,odd_bit; assign even_bit = ; //偶检验位 assign odd_bit = ; //奇校验位endmodule