智慧职教: Verilog Testbench（测试模块）只有模块名字，没有端口列表。
举一反三
- VerilogTestBench通过____将待测试的Verilog设计实体模块程序加入到TestBench程序中。
- 下面（ ）是Verilog HDL模块的必须组成部分。 A: module 和 endmodule B: 模块名 C: 端口列表和端口声明 D: 模块功能描述
- 关于Testbench，以下说法错误的是 A: Testbench也是一个Verilog模块 B: Testbench可以使用Verilog中的不可综合语句来产生输入激励 C: Testbench本身不需要定义输入输出信号 D: Testbench需要先综合再使用
- 中国大学MOOC: Verilog模块的端口包括（ ）。
- Verilog HDL的模块端口定义用来声明电路设计模块的( )端口。 A: 输入 B: 输出 C: 双向 D: 全部输入/输出