VerilogTestBench通过____将待测试的Verilog设计实体模块程序加入到TestBench程序中。
举一反三
- 智慧职教: Verilog Testbench（测试模块）只有模块名字，没有端口列表。
- 下列说法中，哪些是testbench的功能 A: 检测被测程序是否含有不可综合的语法错误 B: 产生模拟激励（波形） C: 将产生的激励加入到被测试模块 D: 将输出响应与期望进行比较
- 关于Testbench，以下说法错误的是 A: Testbench也是一个Verilog模块 B: Testbench可以使用Verilog中的不可综合语句来产生输入激励 C: Testbench本身不需要定义输入输出信号 D: Testbench需要先综合再使用
- 在测试程序TestBench中，对于测试输入信号需要定义为哪种类型？（）
- Verilog HDL程序是由模块组成的。