Verilog模块的端口包括（ ）。
A: 输入端口input
B: 输出端口output
C: 双向端口inout
D: 缓冲端口buffer
A: 输入端口input
B: 输出端口output
C: 双向端口inout
D: 缓冲端口buffer
举一反三
- Verilog HDL的端口声明语句中，用（ ）关键字声明端口为双向端口。 A: INOUT B: BUFFER C: buffer D: inout
- 任Verilog HDL的端口声明语句中，用（）关键字声明端口为双向端口。 A: inout B: INOUT C: BUFFER D: buffer
- Verilog端口模式有哪些？（多选） A: input B: output C: buffer D: inout
- 在Verilog HDL的端口声明语句中，用关键字声明端口为双向。（） A: inout B: INOUT C: input D: output
- 在Verilog HDL的端口声明语句中，用( )关键字声明端口为双向方向。 A: inout B: INOUT C: BUFFER D: buffer