在Verilog HDL的端口声明语句中，用( )关键字声明端口为输入方向。
A: input
B: INPUT
C: IN
D: output
A: input
B: INPUT
C: IN
D: output
A
举一反三
- 在Verilog HDL语言的端口声明语句中，用（ ）关键字声明端口为输出端口。 A: input B: OUTPUT C: output D: out
- 在Verilog HDL的端口声明语句中，用关键字声明端口为双向。（） A: inout B: INOUT C: input D: output
- Verilog HDL的端口声明语句中，用（）关键字声明端口为双向端口。
- 在Verilog HDL的端口声明语句中，用( )关键字声明端口为双向方向。 A: inout B: INOUT C: BUFFER D: buffer
- Verilog HDL的端口声明语句中，用（ ）关键字声明端口为双向端口。 A: INOUT B: BUFFER C: buffer D: inout
内容
- 0
任Verilog HDL的端口声明语句中，用（）关键字声明端口为双向端口。 A: inout B: INOUT C: BUFFER D: buffer
- 1
在VHDL的端口声明语句中,用声明端口为输入方向.
- 2
在Verilog HDL中，输入端口的关键词为（ ）。 A: in B: input C: inport D: INPUT
- 3
在VHDL的端口声明语句中，用（ ）声明端口为输入方向． A: IN B: OUT C: INOUT D: BUFFER
- 4
在VHDL的端口说明语句中，用（ ）声明端口为输入方向。