在Verilog HDL的设计模块中，最常用的寄存器型变量是( )型变量。
A: reg
B: nets
C: reg和nets
D: integer
A: reg
B: nets
C: reg和nets
D: integer
A
举一反三
- Verilog HDL语法中，代码output CO;reg CO;问CO的变量类型？ A: reg型 B: wire型
- 在Verilog HDL语言中，定义为reg变量一定被综合为寄存器。
- 定义为reg寄存器型变量一定会在Verilog程序中映射出时序电路。
- 在Verilog HDL语言中，定义为reg变量一定被综合为寄存器。 A: 正确 B: 错误
- 下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量
内容
- 0
在Verilog中，如果在过程语句中给某个信号赋值，则该信号必须定义成（）型变量。 A: input reg B: output C: reg D: output reg
- 1
在Verilog HDL中，关于reg类型的描述不正确的是（）。 A: reg类型可用于对寄存器进行建模。 B: reg类型只能用在always块中，而不能用于assign语句。 C: reg类型不能用于对组合逻辑进行建模。 D: 在行为描述中，可以通过initial块对寄存器变量初始化。
- 2
在verilog HDL语言中，端口信号默认的数据类型是______。 A: wire B: reg C: integer D: time
- 3
Verilog可以在多个always模块中对一个reg型的数据进行赋值
- 4
Verilog可以在多个always模块中对一个reg型的数据进行赋值 A: 正确 B: 错误