Verilog HDL语法中，代码output CO;reg CO;问CO的变量类型？
A: reg型
B: wire型
A: reg型
B: wire型
举一反三
- 在Verilog HDL的设计模块中，最常用的寄存器型变量是( )型变量。 A: reg B: nets C: reg和nets D: integer
- 在Verilog中，如果在过程语句中给某个信号赋值，则该信号必须定义成（）型变量。 A: input reg B: output C: reg D: output reg
- 中国大学MOOC: 用Verilog HDL描述一个带有进位（或借位）的4bit加法-减法器。当控制信号con为0时，进行加法运算，当控制信号con为1时，进行减法运算Module add_sub_4bit(a, b, ci, con, s, co); Input [3:0] a, b; Input ci, con; Output [3:0] s; Output co; Reg [3:0] s; Reg co; Always @ (________) begin If (con) {co, s} = a - b - ci; else {co, s} = a + b + ci; endmodule
- 用Verilog HDL描述一个带有进位（或借位）的4bit加法-减法器。当控制信号con为0时，进行加法运算，当控制信号con为1时，进行减法运算 Module add_sub_4bit(a, b, ci, con, s, co); Input [3:0] a, b; Input ci, con; Output [3:0] s; Output co; Reg [3:0] s; Reg co; Always @ (________) begin If (con) {co, s} = a - b - ci; else {co, s} = a + b + ci; endmodule A: a, b, ci B: a, b, ci, con C: clk D: a, b
- Verilog HDL进行逻辑电路建模时，输出信号可以是wire型，也可以为reg型。原因在于：输出信号是受本电路控制的，因此，输出可以根据实际需要定义为wire型或reg型。