下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ）
A: reg [1:5] areg; //areg为4位寄存器类型变量
B: reg [15:0] memory; //memory为16位寄存器类型变量
C: wire [3:0] sat; //sat为4位线网类型变量
D: reg [0:3] myreg; //myreg为4位寄存器类型变量
A: reg [1:5] areg; //areg为4位寄存器类型变量
B: reg [15:0] memory; //memory为16位寄存器类型变量
C: wire [3:0] sat; //sat为4位线网类型变量
D: reg [0:3] myreg; //myreg为4位寄存器类型变量
举一反三
- 在Verilog HDL语言中，定义为reg变量一定被综合为寄存器。
- 下列哪一个选项是定义变量为连线型数据? A: reg[15:0]mem[127:0]; B: reg[3:0]<br/>b; C: integer<br/>i[3:0] ; D: wire<br/>[3:0] a;
- Verilog HDL语法中，代码output CO;reg CO;问CO的变量类型？ A: reg型 B: wire型
- 由连续赋值语句assign赋值的变量必须定义为（ ）数据类型。 A: reg B: wire C: integer D: memory
- 在Verilog HDL中，关于reg类型的描述不正确的是（）。 A: reg类型可用于对寄存器进行建模。 B: reg类型只能用在always块中，而不能用于assign语句。 C: reg类型不能用于对组合逻辑进行建模。 D: 在行为描述中，可以通过initial块对寄存器变量初始化。