在verilog语言中，a=4’b1011，那么&a=（ ）
A: 4’b1001
B: 4’b1111
C: 1’b1
D: 1’b0
A: 4’b1001
B: 4’b1111
C: 1’b1
D: 1’b0
D
举一反三
- 在verilog 语言中，a=4'b1011；则 &a=( ). A: 4"b1011; B: 4"b1111; C: 1'b0 D: 1'b1
- 在Verilog中，已知a=4’b1011;那么|a的值为（ ） A: 4’b1011 B: 4’b1111 C: 1’b1 D: 1’b0
- 在Verilog HDL中a=4b’1001那么&a=( ) A: 4’b 1001 B: 4’b 1111 C: 1’b1 D: 1’b0
- 在Verilog HDL语言中,a=4'b1010 ,那么&a= ( )。 A: 4'b1010 B: 4'b000 C: 1'b0 D: 1'b1
- 在verilog语言中，a=4b’1011，那么&a=（ ）。 A: 4b’1011 B: 1b’1 C: 4b’1111 D: 1b’0
内容
- 0
在verilog语言中，a=4b'1011，那么&a=（ ）。 A: 4b'1011 B: 4b'1111 C: 1b'1 D: 1b'0
- 1
在verilog语言中，a=4b’1011，那么&a=（） A: 4b’1011 B: 4b’1111 C: 1b’1 D: 1b’0
- 2
已知 a =4’b1010，b=4’b1100，那么&(a & b)＝（ ） A: 4’b1010 B: 1’b1 C: 4’b1000 D: 1’b0
- 3
若x=4’b1001 , y=4’b1001，那么x != y的值是_______ A: 2 B: -1 C: 1 D: 0
- 4
已知“a = 1’b1 , b = 4’b0011”,c = {a，b}，那么c = （ ）。 A: 5’b10011 B: 4’b1011 C: 4’b0011 D: 5’b00111