在Verilog HDL中a=4b’1001那么&a=( )
A: 4’b 1001
B: 4’b 1111
C: 1’b1
D: 1’b0
A: 4’b 1001
B: 4’b 1111
C: 1’b1
D: 1’b0
举一反三
- 在Verilog HDL语言中,a=4'b1010 ,那么&a= ( )。 A: 4'b1010 B: 4'b000 C: 1'b0 D: 1'b1
- 在verilog语言中，a=4’b1011，那么&a=（ ） A: 4’b1001 B: 4’b1111 C: 1’b1 D: 1’b0
- 在Verilog中，已知a=4’b1011;那么|a的值为（ ） A: 4’b1011 B: 4’b1111 C: 1’b1 D: 1’b0
- 在verilog 语言中，a=4'b1011；则 &a=( ). A: 4"b1011; B: 4"b1111; C: 1'b0 D: 1'b1
- 已知 a =4’b1010，b=4’b1100，那么&(a & b)＝（ ） A: 4’b1010 B: 1’b1 C: 4’b1000 D: 1’b0