module FDIV0(input CLK, RST,in...;endmodule该模块实现的功能是：
举一反三
- 含同步复位控制的D触发器module DFF2(input CLK, input D, input RST, output reg Q);always@(posedge CLK)Q<=____?0:D;endmodule空格处应该填入： A: CLK B: RST C: Q D: D
- 含同步复位控制的D触发器module DFF2(input CLK, input D, input RST, output reg Q);always@(posedge CLK)Q<=____?0:D;endmodule空格处应该填入： A: CLK B: RST C: Q D: D
- 含同步复位控制的D触发器 module DFF2(input CLK, input D, input RST, output reg Q); always@(posedge CLK) Q<=____?0:D; endmodule 空格处应该填入（ ）。 A: Q B: CLK C: D D: RST
- 中国大学MOOC: 含同步复位控制的D触发器module DFF2(input CLK, input D, input RST, output reg Q);always@(posedge CLK)Q<=____?0:D;endmodule空格处应该填入：
- 要设计串行输入/8位并行输出的移位寄存器，关于端口定义正确的是（ ）。 A: module shift01(din,clk,rst_n,dout);input clk,rst_n;input din;output dout;...... B: module shift01(din,clk,rst_n,dout);input clk,rst_n;input [7:0] din;output dout;...... C: module shift01(din,clk,rst_n,dout);input clk,rst_n;input din;output [7:0] dout;...... D: module shift01(din,clk,rst_n,dout);input clk,rst_n;input [7:0] din;output[7:0] dout;......