A: CLK
B: RST
C: Q
D: D
举一反三
- 含同步复位控制的D触发器module DFF2(input CLK, input D, input RST, output reg Q);always@(posedge CLK)Q<=____?0:D;endmodule空格处应该填入： A: CLK B: RST C: Q D: D
- 含同步复位控制的D触发器 module DFF2(input CLK, input D, input RST, output reg Q); always@(posedge CLK) Q<=____?0:D; endmodule 空格处应该填入（ ）。 A: Q B: CLK C: D D: RST
- 中国大学MOOC: 含同步复位控制的D触发器module DFF2(input CLK, input D, input RST, output reg Q);always@(posedge CLK)Q<=____?0:D;endmodule空格处应该填入：
- 异步时序电路module AMOD(D,A,CLK,Q); output Q; input A,D,CLK; reg Q,Q1; always @(posedge CLK)Q1 <= ~(A | Q); always @(posedge ____ )Q <= D;endmodule空格处应该填入： A: CLK B: Q1 C: D D: A
- 异步时序电路module AMOD(D,A,CLK,Q); output Q; input A,D,CLK; reg Q,Q1; always @(posedge CLK)Q1 <= ~(A | Q); always @(posedge ____ )Q <= D;endmodule空格处应该填入： A: CLK B: Q1 C: D D: A
内容
- 0
基本锁存器module LATCH1(CLK,D,Q);output Q ; input CLK,D;reg Q;always @(D or ____) if(CLK) Q <= D;endmodule空格处应该填入： A: 1 B: 0 C: Q D: CLK
- 1
基本锁存器module LATCH1(CLK,D,Q);output Q ; input CLK,D;reg Q;always @(D or ____) if(CLK) Q <= D;endmodule空格处应该填入： A: 1 B: 0 C: Q D: CLK
- 2
module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- 3
module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- 4
module CNT4(CLK,Q); output [3:0] Q; input CLK; reg ____ Q1 ; always @(posedge CLK) Q1 = Q1+1 ; assign Q = Q1; endmodule 空格处应该填入： A: eg B: Q1 C: CLK D: [3:0]