下列说法中，哪些是testbench的功能
A: 检测被测程序是否含有不可综合的语法错误
B: 产生模拟激励（波形）
C: 将产生的激励加入到被测试模块
D: 将输出响应与期望进行比较
A: 检测被测程序是否含有不可综合的语法错误
B: 产生模拟激励（波形）
C: 将产生的激励加入到被测试模块
D: 将输出响应与期望进行比较
举一反三
- 关于Testbench，以下说法错误的是 A: Testbench也是一个Verilog模块 B: Testbench可以使用Verilog中的不可综合语句来产生输入激励 C: Testbench本身不需要定义输入输出信号 D: Testbench需要先综合再使用
- VerilogTestBench通过____将待测试的Verilog设计实体模块程序加入到TestBench程序中。
- 一个SystemVerilogHDL测试程序需要包含以下哪些要素()? A: 待测模块 B: 激励信号 C: 过程块 D: 输出响应
- 关于TestBench的描述，错误的是（ ） A: TestBench既可以用来验证电路的功能，也可以用来验证电路的时序 B: TestBench可以不含验证待测电路输出信号正确性的功能 C: TestBench功能包括为待测电路的输入产生激励 D: TestBench使用硬件描述语言进行编写，可被综合成硬件电路
- 根据期望理论，对被激励对象产生最大激励力量的情况是（）