针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS;
A: 上述都不准确
B: clk'event AND clk='1'表示下降沿
C: clk上升沿计数加1
D: rst为0时实现异步清零
A: 上述都不准确
B: clk'event AND clk='1'表示下降沿
C: clk上升沿计数加1
D: rst为0时实现异步清零
举一反三
- 要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)
- 下述描述正确的是 A: falling_edge(clock1hz)表示上升沿 B: rising_edge(clock1hz)表示上升沿 C: CLK 'event and CLK = '0'表示上升沿 D: CLK 'event and CLK = '1'表示下降沿
- (多选题, 2分)时钟上升沿检测语句可以是？ A: CLK'EVENT AND CLK='1' B: CLK'EVENT AND CLK='0' AND CLK'LAST_VALUE='1' C: CLK'LAST_VALUE='1' AND CLK='0' D: RISING_EDGE(CLK) E: FALLING_EDGE(CLK) F: CLK'EVENT AND CLK='1' AND CLK'LAST_VALUE='0' G: CLK'LAST_VALUE='0' AND CLK='1'
- 时钟信号CLK在进程中为敏感信号,可用于检测CLK上升沿的语句有 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IF rising_edge(CLK) E: IF CLK=‘1’ F: wait until CLK=‘1’
- 下面程序功能是一个具有同步置1，异步清零0的D触发器。端口说明[br][/br] RST：异步清零CLK：时钟输入,SET：同步置1,EN：同步使能,D：数据输入,Q：数据输出。将横线上的语句补上，使程序形成完整功能。 module e5_3(RST,CLK,SET,EN,D,Q); input RST,CLK,SET,EN,D; ① reg Q; always@(②) begin if(③ ) Q<=0; else if(EN) begin if(④) Q<=1; else Q<=D; end end endmodule