Verilog来代表一个基本的设计任务的关键词是: A: task B: module C: function D: define

verilog HDL程序开始及结束的关键词是___________ A: begin end B: module endmodule C: entity end D: begin endmodule

下面是四选一数据选择器的部分代码，要补全代码可以选择（ ）。（？）always@(*)begin if (s==2'b00) y=p0; else if (s==2'b01) y=p1; else if (s==2'b10) y=p2; else y=p3;end A: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;... ...endmodule B: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;reg y;... ...endmodule C: module mux4_1 ( input p3,p2,p1,p0; input[1:0] s; output reg y;）... ...endmodule D: module mux4_1 (input p3,p2,p1,p0;input[1:0] s;output y )... ...endmodule

请用Verilog HDL对上图所示的2选1选择电路进行代码描述。主要的verilog代码已列出，请将空格部分补充完整。 module mux2_1 (s,x,y,q); input s,___,y; output ____; _______ q; always @(s,x,y) begin if(___) q=y; ______ q=x; end ___________31223e9c1d065adb6dcc509093b54e20.png

‌下列哪些是Verilog中的循环语句关键词：​‌​‌​ A: for B: parameter C: while D: repeat