中国大学MOOC: 用Verilog HDL描述一个带有进位（或借位）的4bit加法-减法器。当控制信号con为0时，进行加法运算，当控制信号con为1时，进行减法运算Module add_sub_4bit(a, b, ci, con, s, co); Input [3:0] a, b; Input ci, con; Output [3:0] s; Output co; Reg [3:0] s; Reg co; Always @ (________) begin If (con) {co, s} = a - b - ci; else {co, s} = a + b + ci; endmodule
举一反三
- 用Verilog HDL描述一个带有进位（或借位）的4bit加法-减法器。当控制信号con为0时，进行加法运算，当控制信号con为1时，进行减法运算 Module add_sub_4bit(a, b, ci, con, s, co); Input [3:0] a, b; Input ci, con; Output [3:0] s; Output co; Reg [3:0] s; Reg co; Always @ (________) begin If (con) {co, s} = a - b - ci; else {co, s} = a + b + ci; endmodule A: a, b, ci B: a, b, ci, con C: clk D: a, b
- 中国大学MOOC: 图示全加器符号，当A = 0，B = 1，CI = 1时，S和CO分别为( )。
- 图示全加器符号，当A = 0，B = 1，CI = 1时，S和CO分别为( )。
- 在全加器当中，若两个对应位上的加数A、B分别为0、1，来自低位的进位CI为1，则相加后的和位S和向高位的进位输出分别为：（ ） A: S=0，CO=1 B: S=1，CO=1 C: S=0，CO=0 D: S=1，CO=0
- 下列程序中的空格应为：。module CNT4 (CLK,Q);output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge ____)Q <;= Q+1 ;endmodule A: [3:1] B: CLK C: output D: Q