下面是一计数器的VerilogHDL程序，计数器的模（ ）。module Cnt4 (ClK, Q) ； output [3:0] Q ; input ClK ; reg[3:0] Q1; always @ (posedge CLK) Q1<=Q1+1; assign Q=Q1;endmodule
A: 2
B: 4
C: 8
D: 16
A: 2
B: 4
C: 8
D: 16
举一反三
- 下面是一计数器的VerilogHDL程序，计数器的模（ ）。module Cnt4 (ClK, Q) ； output [3:0] Q ; input ClK ; reg[3:0] Q1; always @ (posedge CLK) Q1<=Q1+1; assign Q=Q1;endmodule A: 2 B: 4 C: 8 D: 16
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- module CNT4(CLK,Q); output [3:0] Q; input CLK; reg ____ Q1 ; always @(posedge CLK) Q1 = Q1+1 ; assign Q = Q1; endmodule 空格处应该填入： A: eg B: Q1 C: CLK D: [3:0]
- 中国大学MOOC: module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入：