阅读下列程序，并说明电路的功能。module half_clk(reset,clk_in,clk_out);input clk_in,reset;output clk_out;reg clk_out;always @(posedge clk_in)beginif(!reset) clk_out=0;else clk_out=~clk_out;endendmodule A: 二分频，同步复位 B: 二分频，异步复位 C: 四分频，同步复位 D: 四分频，异步复位

判断以下Verilog代码片段，在modelsim软件里仿真时，out输出是否有正常的波形？module unit(……);reg clk;reg [3:0] out ;always @(posedge clk)beginout <= out + 1;endendmodule A: 是 B: 否

以下是任意位的计数器以及编写分频器的Verilog程序，请补充完整。module fpqi(clk_out,clk_in);;input clk_in;reg &#91;15:0&#93; cnt;reg clk_out;always @ (posedge clk_in)beginif(cnt==10000)begin clk_out <;= !clk_out; cnt<;=0; endelsecnt <;= cnt + 1;endendmodule

关于以下测试程序，其说法正确的是：`timescale 1ns / 1psmodule cout_tp;reg clk,reset;wire &#91;7:0&#93; out;count u0( .clk(clk), .reset(reset), .out(out) )；initial begin clk=0;reset=0;#4 reset=1;#4 reset=0;#100 reset=1;#4 reset=0;endinitial begin forever #2 clk=~clk;endendmodule A: 该程序时间的基准单位是1ns,时间的精度是1ps B: count 是模块名；u0是例化名 C: 测试程序中，时钟的频率为500MHz D: 被测模块中clk和reset是输出信号

8254工作于方式1时，当门控信号上升沿到来后的（）时刻，输出信号OUT变成低电平。 A: 前一个CLK上升沿 B: 前一个CLK下降沿 C: 下一个CLK上升沿 D: 下一个CLK下降沿

8254为了与外部进行联系，内部的每个计数器都有的引脚是（） A: WR、RD、CS B: OUT、CLK、GATE C: RESET、READY、CLK

(多选题, 2分)时钟上升沿检测语句可以是？ A: CLK'EVENT AND CLK='1' B: CLK'EVENT AND CLK='0' AND CLK'LAST_VALUE='1' C: CLK'LAST_VALUE='1' AND CLK='0' D: RISING_EDGE(CLK) E: FALLING_EDGE(CLK) F: CLK'EVENT AND CLK='1' AND CLK'LAST_VALUE='0' G: CLK'LAST_VALUE='0' AND CLK='1'

定时器/计数器8254的计数输入端是（ ）。 A: CLK B: GATE C: 可以任意设定 D: OUT

时钟信号CLK在进程中为敏感信号,可用于检测CLK上升沿的语句有 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IF rising_edge(CLK) E: IF CLK=‘1’ F: wait until CLK=‘1’

CLK'EVENT AND CLK='1'表示CLK的 ( )