判断以下Verilog代码片段，在modelsim软件里仿真时，out输出是否有正常的波形？module unit(……);reg clk;reg [3:0] out ;always @(posedge clk)beginout <= out + 1;endendmodule
A: 是
B: 否
A: 是
B: 否
举一反三
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- 下列程序中的空格应为：。module CNT4 (CLK,Q);output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge ____)Q <;= Q+1 ;endmodule A: [3:1] B: CLK C: output D: Q
- 下列Verilog HDL程序所描述的电路是（ ）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA; endendmodule? RAM|T触发器|寄存器|D触发器
- module CNT4(CLK,Q); output [3:0] Q; input CLK; reg ____ Q1 ; always @(posedge CLK) Q1 = Q1+1 ; assign Q = Q1; endmodule 空格处应该填入： A: eg B: Q1 C: CLK D: [3:0]