以下是任意位的计数器以及编写分频器的Verilog程序，请补充完整。module fpqi(clk_out,clk_in);;input clk_in;reg [15:0] cnt;reg clk_out;always @ (posedge clk_in)beginif(cnt==10000)begin clk_out <;= !clk_out; cnt<;=0; endelsecnt <;= cnt + 1;endendmodule
举一反三
- 补充完整如下带同步清零，异步复位功能的4位累加器： module add4b (clk, rstn,clr，cnt); input clk, rstn, clr; output reg [3:0] cnt; always @(posedge clk or ___1____ rstn) if (___2___) cnt <= 4'b1111; else if (____3____) cnt <= 4'b0; else cnt <= cnt + 1'b1;
- 阅读下列程序，并说明电路的功能。module half_clk(reset,clk_in,clk_out);input clk_in,reset;output clk_out;reg clk_out;always @(posedge clk_in)beginif(!reset) clk_out=0;else clk_out=~clk_out;endendmodule A: 二分频，同步复位 B: 二分频，异步复位 C: 四分频，同步复位 D: 四分频，异步复位
- 在以下程序中，Clk_50M为频率为50MHz的系统时钟，则下列说法中正确的有reg Clk; reg [31:0] Cnt;always@(posedge Clk_50M or negedge Rst)begin if(!Rst) begin Cnt [= 1; Clk <= 1; end else begin if(Cnt ]= 25000000) begin Cnt <= 1; Clk <= ~Clk; end else Cnt<= Cnt + 1; endend A: 该模块为同步复位 B: 该模块的功能是分频器 C: 若系统时钟频率为50MHz，则输出Clk的频率为2MHz D: 该程序为时序逻辑电路
- 中国大学MOOC: 以下程序中，clk_50M为50MHz输入时钟，则clk为多少Hz的方波？always@(posedge clk_50M) beginif (cnt == 24999999)beginclk2_hz = 1b1;cnt = 0;end else begin cnt = cnt + 1;clk2_hz = 1b0; end endalways@(posedge clk2_hz) clk =~ clk;
- 判断以下Verilog代码片段，在modelsim软件里仿真时，out输出是否有正常的波形？module unit(……);reg clk;reg [3:0] out ;always @(posedge clk)beginout <= out + 1;endendmodule A: 是 B: 否