在一个 VHDL 设计中idata 是一个信号，数据类型为std_logic_vector ,试指出下面哪个赋值语句是错误的 A: idata B: idataidata C: idata<=b"0000_1111"
在一个 VHDL 设计中idata 是一个信号，数据类型为std_logic_vector ,试指出下面哪个赋值语句是错误的 A: idata B: idataidata C: idata<=b"0000_1111"
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