下列VerilogHDL程序所描述电路功能是（）moduleCircuit_A#(parameterN=8)(input[N-1:0]in0,in1,outputreggt,eq,lt);always@*begingt=0;eq=0;lt=0;if(in0>in1)gt=1;if(in0==in1)eq=1;if(in0 A: 8位数值比较器 B: 3/8线译码器 C: 8选1数据选择器 D: 8位加法器
下列VerilogHDL程序所描述电路功能是（）moduleCircuit_A#(parameterN=8)(input[N-1:0]in0,in1,outputreggt,eq,lt);always@*begingt=0;eq=0;lt=0;if(in0>in1)gt=1;if(in0==in1)eq=1;if(in0 A: 8位数值比较器 B: 3/8线译码器 C: 8选1数据选择器 D: 8位加法器
1