如果要对输出y(位宽为8位)在过程块always里赋值，下列定义正确的是（ ）。 A: output [7:0] y; B: output reg [7:0] y; C: output [7:0] y;reg y; D: output [7:0] y;reg [7:0] y;
如果要对输出y(位宽为8位)在过程块always里赋值，下列定义正确的是（ ）。 A: output [7:0] y; B: output reg [7:0] y; C: output [7:0] y;reg y; D: output [7:0] y;reg [7:0] y;
reg[7:0] mema[255:0]正确的赋值是（ ）
reg[7:0] mema[255:0]正确的赋值是（ ）
下列Verilog语句正确的是（） A: wire[7..0] DATA； B: assign y<;=a&b； C: input reg d_in； D: reg [7：0] q；
下列Verilog语句正确的是（） A: wire[7..0] DATA； B: assign y<;=a&b； C: input reg d_in； D: reg [7：0] q；
要用VerilogHDL定义一个1KB的RAM空间，下列语句合适的是 A: reg [7:0] my_RAM[0:1023] B: reg my_RAM[0:1023] C: wire [7:0] my_RAM[0:1023] D: wire my_RAM[0:1023]
要用VerilogHDL定义一个1KB的RAM空间，下列语句合适的是 A: reg [7:0] my_RAM[0:1023] B: reg my_RAM[0:1023] C: wire [7:0] my_RAM[0:1023] D: wire my_RAM[0:1023]
中国大学MOOC: 假定Reg A中初始值位50，执行如下程序后，Reg A 和Reg B的值是( )（答案请用两个空格隔开）Reg A <=125;Reg B<=Reg A
中国大学MOOC: 假定Reg A中初始值位50，执行如下程序后，Reg A 和Reg B的值是( )（答案请用两个空格隔开）Reg A <=125;Reg B<=Reg A
请根据以下两条语句的执行，最后变量A中的值是（ ）。 reg [7:0] A; A=2'hFF;
请根据以下两条语句的执行，最后变量A中的值是（ ）。 reg [7:0] A; A=2'hFF;
输入信号 DI0、AI0和GI0的数值可以直接读入，那么下列赋值表达式错误的是（ ） A: VAR dionum dioval1:=0, dioval1:=DI0 B: Var bool flag1, flag1:=DI0 C: VAR num reg6:=0; reg6:=AI0; D: VAR num reg7:=0; reg7:=GI0;
输入信号 DI0、AI0和GI0的数值可以直接读入，那么下列赋值表达式错误的是（ ） A: VAR dionum dioval1:=0, dioval1:=DI0 B: Var bool flag1, flag1:=DI0 C: VAR num reg6:=0; reg6:=AI0; D: VAR num reg7:=0; reg7:=GI0;
verilogHDL中 reg[n-1:0] mema；与 reg mema [n-1:0] ；两个语句是相同的，都是定义了reg型变量mema。
verilogHDL中 reg[n-1:0] mema；与 reg mema [n-1:0] ；两个语句是相同的，都是定义了reg型变量mema。
以下不能用于判断字符串str是否符合正则reg的语句是 A: !!reg.test(str) B: !!reg.exec(str) C: !!str.match(reg) D: !!str.contains(reg)
以下不能用于判断字符串str是否符合正则reg的语句是 A: !!reg.test(str) B: !!reg.exec(str) C: !!str.match(reg) D: !!str.contains(reg)
【判断题】一个CCE包括9个REG,1个REG包括4个频域上连续的RE
【判断题】一个CCE包括9个REG,1个REG包括4个频域上连续的RE