在Verilog HDL中，关于reg类型的描述不正确的是（）。
A: reg类型可用于对寄存器进行建模。
B: reg类型只能用在always块中，而不能用于assign语句。
C: reg类型不能用于对组合逻辑进行建模。
D: 在行为描述中，可以通过initial块对寄存器变量初始化。
A: reg类型可用于对寄存器进行建模。
B: reg类型只能用在always块中，而不能用于assign语句。
C: reg类型不能用于对组合逻辑进行建模。
D: 在行为描述中，可以通过initial块对寄存器变量初始化。
举一反三
- 能够对Verilog<br/>HDL的reg类型变量赋值的语句有()。(本题4分) A: initial B: always C: assign D: case
- 过程赋值语句，多用于对reg类型的变量赋值。
- 下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量
- Verilog HDL语法中，代码output CO;reg CO;问CO的变量类型？ A: reg型 B: wire型
- 寄存器型(reg)连续赋值用于下列哪种赋值语句？ A: always模块 B: assign模块