在Verilog中过程块是使用下列关键字
A: assign
B: asign
C: allway
D: always
A: assign
B: asign
C: allway
D: always
D
举一反三
- 在Verilog HDL中，顺序块与并行块的关键词分别为（ ） 。 A: fork... join begin...end B: repeat while C: always assign D: begin...end fork... join
- 下列Verilog的关键字错误的是（ ） A: assign B: reg C: ngedge D: endcase
- 下列哪个不是Verilog HDL的关键字？（ ） A: assign B: module C: mem D: and
- 在Verilog HDL中，用“always”过程块描述模块中不可以出现哪种命令（）。
- 下面哪些是verilog的关键字() A: input B: assign C: write D: module
内容
- 0
在verilog HDL的always块本身是（）语句。
- 1
下列不属于verilog的关键字的是（ ） A: always B: input C: wire D: float
- 2
assign引导的赋值语句、initial块、always块属于并行执行的语句。
- 3
连续信号赋值语句assign,过程块语句always都可以描述电路的行为,简述它们各有的特点。
- 4
能够对Verilog<br/>HDL的reg类型变量赋值的语句有()。(本题4分) A: initial B: always C: assign D: case