下列Verilog的关键字错误的是（ ）
A: assign
B: reg
C: ngedge
D: endcase
A: assign
B: reg
C: ngedge
D: endcase
举一反三
- 下列哪一个不是Verilog的关键词： A: assign B: always@ C: reg D: dout
- 下列Verilog语句正确的是（） A: wire[7..0] DATA； B: assign y<;=a&b； C: input reg d_in； D: reg [7：0] q；
- 下列哪个不是Verilog HDL的关键字？（ ） A: assign B: module C: mem D: and
- 下面哪些是verilog的关键字() A: input B: assign C: write D: module
- 在Verilog中过程块是使用下列关键字 A: assign B: asign C: allway D: always