下列Verilog的关键字错误的是（ ）
A: assign
B: reg
C: ngedge
D: endcase
A: assign
B: reg
C: ngedge
D: endcase
C
举一反三
- 下列哪一个不是Verilog的关键词： A: assign B: always@ C: reg D: dout
- 下列Verilog语句正确的是（） A: wire[7..0] DATA； B: assign y<;=a&b； C: input reg d_in； D: reg [7：0] q；
- 下列哪个不是Verilog HDL的关键字？（ ） A: assign B: module C: mem D: and
- 下面哪些是verilog的关键字() A: input B: assign C: write D: module
- 在Verilog中过程块是使用下列关键字 A: assign B: asign C: allway D: always
内容
- 0
能够对Verilog<br/>HDL的reg类型变量赋值的语句有()。(本题4分) A: initial B: always C: assign D: case
- 1
在Verilog HDL中，关于reg类型的描述不正确的是（）。 A: reg类型可用于对寄存器进行建模。 B: reg类型只能用在always块中，而不能用于assign语句。 C: reg类型不能用于对组合逻辑进行建模。 D: 在行为描述中，可以通过initial块对寄存器变量初始化。
- 2
寄存器型(reg)连续赋值用于下列哪种赋值语句？ A: always模块 B: assign模块
- 3
由连续赋值语句（assign）赋值的变量能否是reg类型的？
- 4
下列不属于verilog的关键字的是（ ） A: always B: input C: wire D: float