在代码中声明了端口，例如：input a,b; 则a和b的数据类型是（ ）。
A: reg寄存器型
B: memory存储器型
C: wire线网型
D: input型
A: reg寄存器型
B: memory存储器型
C: wire线网型
D: input型
举一反三
- Verilog HDL语法中，代码output CO;reg CO;问CO的变量类型？ A: reg型 B: wire型
- 最基本的数据类型包括reg型、wire型、integer型、char型。
- VB中的变量没有显示声明其数据类型类型则默认（ ） A: 数据型 B: 字符型 C: 变体型 D: 日期型
- 下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量
- 在always块中的过程语句中，赋值符号左边的变量既可以为wire线网性，也可以是reg寄存器型。