下列哪一个选项是定义变量为连线型数据?
A: reg[15:0]mem[127:0];
B: reg[3:0]
b;
C: integer
i[3:0] ;
D: wire
[3:0] a;
A: reg[15:0]mem[127:0];
B: reg[3:0]
b;
C: integer
i[3:0] ;
D: wire
[3:0] a;
举一反三
- 下列数组描述中不正确的代码是 （ ） A: Integer a [3:0] ； B: reg b [8:0]； C: integer c[4:0][0:63]； D: reg[8*8] d
- 下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量
- 要用VerilogHDL定义一个1KB的RAM空间，下列语句合适的是 A: reg [7:0] my_RAM[0:1023] B: reg my_RAM[0:1023] C: wire [7:0] my_RAM[0:1023] D: wire my_RAM[0:1023]
- 若有:int a[3][3]={{1},{2},{3}};则a[0][1]的值为( ). A: 0 B: 1 C: 2 D: 3<br/>1 0 0 <br/>2 0 0<br/>3 0 0
- 若有定义reg[3:0] a; a = 4’ b1001，则 a << 2 = ，a >> 2 =