always begin # 5 clk=0；# 20 clk=~clk ；end 产生的波形下列说法正确的是（）。 A: 周期为 20 B: 空比为1/4 C: 占空比为1/5 D: clk=1

2022-06-29

always begin # 5 clk=0；# 20 clk=~clk ；end 产生的波形下列说法正确的是（）。
A: 周期为 20
B: 空比为1/4
C: 占空比为1/5
D: clk=1

答案：

C

0
时钟信号CLK在进程中为显式或隐式敏感信号，下面语句中不可用于检测CLK上升沿的是。 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IFCLK=‘1’
1
在Verilog语言中，下列对时钟上升沿检测描述中正确的是________ A: posedge clk B: negedge clk C: if clk’event and clk = ‘0’ then D: if clk’stable and not clk = ‘1’ then
2
以下程序中，clk_50M为50MHz输入时钟，若想输出clk为2Hz的方波，则cnt的判断条件设置为多少？（） always@(posedge clk_50M) begin if (cnt == ? ) begin clk2_hz = 1'b1; cnt = 0; end else begin cnt = cnt + 1; clk2_hz = 1'b0; end end always@(posedge clk2_hz) clk =~ clk;
3
下面对时钟上升沿检测的VHDL描述中，错误的是（）。 A: if clk’event and clk = ‘1’ then B: if falling_edge(clk) then C: if clk’event and clk’last value=‘1’ then D: if clk’ not stable and clk = ‘1’ then
4
在所列对时钟上升沿检测的VHDL描述中，错误的是（）。 A: if clk’event and clk = ‘1’ then B: if falling_edge(clk) then C: if clk’ not stable and clk = ‘1’ then D: if clk’event and clk’last value=‘1’ then

always begin # 5 clk=0；# 20 clk=~clk ；end 产生的波形下列说法正确的是（ ）。 A: 周期为 20 B: 空比为1/4 C: 占空比为1/5 D: clk=1