举一反三
- 根据下面的程序，画出产生的信号clk、phase_clk的波形如图所示`timescale 1ns/10ps module clk_tb2; reg clk; wire phase_clk; initialclk=0; always begin #5 clk=1; #5 clk=0; endassign #2 phase_clk=clk endmodule<img src="https://image.zhihuishu.com/zhs/doctrans/docx2html/202012/c171b55c15164ceabf263b09a3e3ab1b.png" /> （ ）
- (多选题, 2分)时钟上升沿检测语句可以是？ A: CLK'EVENT AND CLK='1' B: CLK'EVENT AND CLK='0' AND CLK'LAST_VALUE='1' C: CLK'LAST_VALUE='1' AND CLK='0' D: RISING_EDGE(CLK) E: FALLING_EDGE(CLK) F: CLK'EVENT AND CLK='1' AND CLK'LAST_VALUE='0' G: CLK'LAST_VALUE='0' AND CLK='1'
- always begin # 5 clk=0；# 20 clk=~clk ；end 产生的波形下列说法正确的是（ ）。 A: 周期为 20 B: 空比为1/4 C: 占空比为1/5 D: clk=1
- 时钟信号CLK在进程中为敏感信号,可用于检测CLK上升沿的语句有 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IF rising_edge(CLK) E: IF CLK=‘1’ F: wait until CLK=‘1’
- 基本锁存器module LATCH1(CLK,D,Q);output Q ; input CLK,D;reg Q;always @(D or ____) if(CLK) Q <= D;endmodule空格处应该填入： A: 1 B: 0 C: Q D: CLK
内容
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时钟信号CLK在进程中为显式或隐式敏感信号，下面语句中不可用于检测CLK上升沿的是 。 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IFCLK=‘1’
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基本锁存器module LATCH1(CLK,D,Q);output Q ; input CLK,D;reg Q;always @(D or ____) if(CLK) Q <= D;endmodule空格处应该填入： A: 1 B: 0 C: Q D: CLK
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module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
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module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
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关于以下测试程序，其说法正确的是：`timescale 1ns / 1psmodule cout_tp;reg clk,reset;wire [7:0] out;count u0( .clk(clk), .reset(reset), .out(out) )；initial begin clk=0;reset=0;#4 reset=1;#4 reset=0;#100 reset=1;#4 reset=0;endinitial begin forever #2 clk=~clk;endendmodule A: 该程序时间的基准单位是1ns,时间的精度是1ps B: count 是模块名；u0是例化名 C: 测试程序中，时钟的频率为500MHz D: 被测模块中clk和reset是输出信号