已下列语句中属于不能综合的Verilog结构的有 。
A: UDPs
B: assign 和 deassign
C: force 和 release
D: = = =
A: UDPs
B: assign 和 deassign
C: force 和 release
D: = = =
举一反三
- 已下列语句中属于不能综合的Verilog结构的有 。 A: initial B: repeat C: while D: wait
- 下列Verilog HDL语句可综合的是（ ）。 A: deassign B: specify C: casez D: repeat
- 下列语句中，属于并行语句的是（ ）。 A: for语句 B: case语句 C: assign语句 D: 过程语句 E: 元件例化语句
- 下列语句中，不属于并行语句的是( )。 A: always过程赋值语句 B: assign连续赋值语句 C: 结构描述语句 D: case语句
- 下列语句中不能在过程中的使用的语句是：________。 A: if-else B: assign C: begin-end D: while