A: 2
B: 6
C: 2和4
D: 2和6
举一反三
- 下面是简单4位二进制计数器程序，修改第（ ）行可以改为8位二进制计数器？1 module Cnt4 (ClK, Q) ；2 output [3:0] Q ;3 input ClK ;4 reg[3:0] Q1;5 always @ (posedge ClK)6 Q1<;=Q1+1;7 assign Q=Q1;8 endmodule A: 2 B: 6 C: 2和4 D: 2和6
- 下面是一计数器的VerilogHDL程序，计数器的模（ ）。module Cnt4 (ClK, Q) ； output [3:0] Q ; input ClK ; reg[3:0] Q1; always @ (posedge CLK) Q1<=Q1+1; assign Q=Q1;endmodule A: 2 B: 4 C: 8 D: 16
- 下面是一计数器的VerilogHDL程序，计数器的模（ ）。module Cnt4 (ClK, Q) ； output [3:0] Q ; input ClK ; reg[3:0] Q1; always @ (posedge CLK) Q1<=Q1+1; assign Q=Q1;endmodule A: 2 B: 4 C: 8 D: 16
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
内容
- 0
module CNT4(CLK,Q); output [3:0] Q; input CLK; reg ____ Q1 ; always @(posedge CLK) Q1 = Q1+1 ; assign Q = Q1; endmodule 空格处应该填入： A: eg B: Q1 C: CLK D: [3:0]
- 1
中国大学MOOC: module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入：
- 2
补充下面4位二进制加法计数器设计module CNT4 (CLK, Q); input CLK; output [3: 0] Q; reg [3: 0] Q; always @ (posedge CLK) ———————— endmodule A: Q1<=Q1+1; B: Q<=Q+1; C: Q<=Q-1; D: Q1<=Q1-1;
- 3
下列程序中的空格应为：。module CNT4 (CLK,Q);output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge ____)Q <;= Q+1 ;endmodule A: [3:1] B: CLK C: output D: Q
- 4
下列程序描述的q是几位的？module cnt10(input clk,output reg[7:0] q);always @(posedge clk) q = q + 1;endmodule A: 7 B: 8 C: 10 D: 12