module cnt32( input clk, output reg[31:0] q);always @(posedge clk) q = q + 1'b1;endmodule上述HDL程序是用什么语言写的？
A: C++
B: Java
C: Verilog
D: VHDL
A: C++
B: Java
C: Verilog
D: VHDL
举一反三
- module cnt32 ( input clk, output reg[31:0] q ); always @(posedge clk) q = q + 1'b1; endmodule 上述HDL程序是用什么语言写的？（）。 A: VHDL B: Verilog C: Java D: C++
- module cnt32( input clk, output reg[31:0] q);always @(posedge clk) q = q + 1'b1;endmodule上述HDL程序是用什么语言写的？ A: C++ B: Java C: Verilog D: VHDL
- 下列程序中的空格应为：。module CNT4 (CLK,Q);output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge ____)Q <;= Q+1 ;endmodule A: [3:1] B: CLK C: output D: Q
- 下列程序描述的q是几位的？module cnt10(input clk,output reg[7:0] q);always @(posedge clk) q = q + 1;endmodule A: 7 B: 8 C: 10 D: 12
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]