系统建模时，避免使用的语句 。
A: 与X、Z的比较
B: 延时
C: 敏感列表里同时带有posedge和negedge
D: primitives
A: 与X、Z的比较
B: 延时
C: 敏感列表里同时带有posedge和negedge
D: primitives
举一反三
- 时钟上升沿敏感的关键词是： A: always B: module C: posedge D: negedge
- 时钟上升沿敏感的关键词是： A: always B: module C: posedge D: negedge
- 用Verilog HDL设计用时钟clk的下降沿触发的同步计数器时，在always语句的敏感参数表中，必须包含有( )参数。 A: clk B: posedge clk C: negedge clk D: negedge clk
- 用Verilog HDL设计用时钟clk的上升沿触发的同步计数器时，在always语句的敏感参数表中，必须包含有( )参数。 A: clk B: posedge clk C: negedge clk D: posedge clk
- 下列哪一个表述是正确： A: always@(posedge CLK or RST) B: always@(posedge CLK or negedge RST or A) C: always@(posedge CLK or D or Q) D: always@(posedge CLK or negedge RST)