时钟上升沿敏感的关键词是：
A: always
B: module
C: posedge
D: negedge
A: always
B: module
C: posedge
D: negedge
举一反三
- 时钟上升沿敏感的关键词是： A: always B: module C: posedge D: negedge
- 下列Verilog HDL代码描述中，采用时钟信号clock上升沿和复位信号reset下降沿触发的是（ ）。 A: always @ ( posedge clock, negedge reset ) if ( reset ) B: always @ ( posedge clock, negedge reset ) if ( ! reset ) C: always @ ( clock, reset ) if ( reset ) D: always @ ( posedge clock or negedge reset ) if ( reset==0 )
- 用Verilog HDL设计用时钟clk的上升沿触发的同步计数器时，在always语句的敏感参数表中，必须包含有( )参数。 A: clk B: posedge clk C: negedge clk D: posedge clk
- 要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)
- 用Verilog HDL设计用时钟clk的下降沿触发的同步计数器时，在always语句的敏感参数表中，必须包含有( )参数。 A: clk B: posedge clk C: negedge clk D: negedge clk