下列是基于过程块的组合逻辑建模的代码，设计正确的是（ ）
A: reg y;reg a,b,clear;...always@* if(clear) y=1'b0;always@* y=a & b;
B: always@* if (clear) y=1'b0; else y=a&b;
C: always@(a) y=a & b;
D: reg [1:0] s;...case(s) 2'b00:y=1'b1; 2'b10:y=1'b0; 2'b11:y=1'b1;endcase
A: reg y;reg a,b,clear;...always@* if(clear) y=1'b0;always@* y=a & b;
B: always@* if (clear) y=1'b0; else y=a&b;
C: always@(a) y=a & b;
D: reg [1:0] s;...case(s) 2'b00:y=1'b1; 2'b10:y=1'b0; 2'b11:y=1'b1;endcase
举一反三
- 下面是四选一数据选择器的部分代码，要补全代码可以选择（ ）。（？）always@(*)begin if (s==2'b00) y=p0; else if (s==2'b01) y=p1; else if (s==2'b10) y=p2; else y=p3;end A: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;... ...endmodule B: module mux4_1 (p3,p2,p1,p0,s,y);input p3,p2,p1,p0;input[1:0] s;output y;reg y;... ...endmodule C: module mux4_1 ( input p3,p2,p1,p0; input[1:0] s; output reg y;）... ...endmodule D: module mux4_1 (input p3,p2,p1,p0;input[1:0] s;output y )... ...endmodule
- 4选1数据选择器的代码如下：module mux_41( input [3:0] data, input [1:0] s. output reg y ); always @ * begin _______ 2'b00: y = data[0];2'b01: y = data[1]; 2'b10: y = data[2]; 2'b11: y = data[3]; endcase endendmodule
- 下面程序段中正确的是( )。 A: If x＜0 Then y=0 If x＜1 Then y=1 If x＜2 Then y=2 If x＞=2 Then y=3 B: If x＞=2 Then y=3 If x＞1 Then y=2 If x＞=0Then y=1 If x＞0 Then y=0 C: If x＜0 Then y=0 Else If＞=0Then y=1 Else y=3 End If D: If x＞=2 Then y=3 Else If＞=1 Then y=2 Else y=0 End If
- 当x为大于1的奇数时，执行下面的语句后y的值为0的是______。 A: if (x%2 == 1) y = 1 ; else y = 0 ; B: if (x/2 ) y = 1 ; else y = 0 ; C: if (x%2 != 0) y = 1 ; else y = 0 ; D: if ( x%2 == 0 ) y = 1 ; else y = 0 ;
- 如果要对输出y(位宽为8位)在过程块always里赋值，下列定义正确的是（ ）。 A: output [7:0] y; B: output reg [7:0] y; C: output [7:0] y;reg y; D: output [7:0] y;reg [7:0] y;