举一反三
- 下列Verilog HDL程序所描述的电路是（ ）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA; endendmodule? RAM|T触发器|寄存器|D触发器
- 如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule A: 该触发器对CLK信号的高电平敏感。 B: 该触发器对CLK信号的低电平敏感。 C: 该触发器对CLK信号的上升沿敏感。 D: 该触发器对CLK信号的下降沿敏感。
- 要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)
- 下面程序描述上升沿触发的D触发器，请将程序补充完整。 module DFFl (ClK, D,Q) ; output Q ; input ClK , D ; reg Q ; always @ ( （ ） CLK) Q <= D ;Endmodule A: reg B: posedge C: negedge D: always
- 中国大学MOOC: 要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。
内容
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下边程序实现上升沿触发的D触发器的功能，请在括号处将程序补充完整。（ ）module DFFl (ClK, D,Q) ; output Q ; input ClK , D ; （ ）； always @ (posedge ClK) Q <;= D ;endmodule A: reg Q B: posedge D C: posedge Q D: reg D
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下面程序实现了上升沿触发的 D 触发器的功能，请在括号处将程序补充完整。（ ）module DFFl (ClK, D,Q) ; output Q ; input ClK , D ; （ ）； always @ (posedge ClK) Q <;= D ;endmodule A: reg Q B: posedge D C: posedge Q D: reg D
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下边程序实现上升沿触发的D触发器的功能，请在括号处将程序补充完整。（ ）module DFFl (ClK, D,Q) ; output Q ; input ClK , D ; （ ）； always @ (posedge ClK) Q <= D ;endmodule A: reg Q B: posedge D C: posedge Q D: reg D
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中国大学MOOC: module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入：
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异步时序电路module AMOD(D,A,CLK,Q); output Q; input A,D,CLK; reg Q,Q1; always @(posedge CLK)Q1 <= ~(A | Q); always @(posedge ____ )Q <= D;endmodule空格处应该填入： A: CLK B: Q1 C: D D: A