一般情况下，变压器的负序电抗xT(2)与正序电抗xT(1)的大小关系为( )。 A: XT(1)=XT(2) B: XT(1)>XT(2) C: XT(1)<XT(2 D: XT(1)》XT(2)

对于非线性模型yt ^= b0 + b1 xt + b2 xt2，如何变化才能将其转化为线性模型 A: 令x t 2 = b1 xt + b2 xt2 B: 令x t 2 = xt 2 C: 令x t 2 = 1/xt 2 D: 以上都可行

若{xt}~I(1),{yt}~I(2),则序列{xt}与{yt}之间不可能存在协整关系。

设时间序列Yt～I(2),Xt～I(3)，则Yt与Xt之间是不存在协整关系

(多选题, 2分)时钟上升沿检测语句可以是？ A: CLK'EVENT AND CLK='1' B: CLK'EVENT AND CLK='0' AND CLK'LAST_VALUE='1' C: CLK'LAST_VALUE='1' AND CLK='0' D: RISING_EDGE(CLK) E: FALLING_EDGE(CLK) F: CLK'EVENT AND CLK='1' AND CLK'LAST_VALUE='0' G: CLK'LAST_VALUE='0' AND CLK='1'

根据下面的程序，画出产生的信号clk、phase_clk的波形如图所示`timescale 1ns/10ps module clk_tb2; reg clk; wire phase_clk; initialclk=0; always begin #5 clk=1; #5 clk=0; endassign #2 phase_clk=clk endmodule[img=314x94]17d603ead880b55.png[/img] （ ）

实验命令“xt=@(t)sin(2*t); yt=@(t)cos(2*t); zt=@(t)t; fplot3(xt,yt,zt,&#91;0 20pi&#93;)”,所绘制的图形是【 】

时钟信号CLK在进程中为敏感信号,可用于检测CLK上升沿的语句有 A: IF CLK'EVENT AND CLK=‘1’ B: IF CLK'EVENT AND CLK=‘0’ C: IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D: IF rising_edge(CLK) E: IF CLK=‘1’ F: wait until CLK=‘1’

CLK'EVENT AND CLK='1'表示CLK的 ( )

根据下面的程序，画出产生的信号clk、phase_clk的波形如图所示`timescale 1ns/10ps module clk_tb2; reg clk; wire phase_clk; initialclk=0; always begin #5 clk=1; #5 clk=0; endassign #2 phase_clk=clk endmodule<img src="https://image.zhihuishu.com/zhs/doctrans/docx2html/202012/c171b55c15164ceabf263b09a3e3ab1b.png" /> （ ）