下列是基于过程块的组合逻辑建模的代码，设计正确的是（） A: reg y;reg a,b,clear;...always@* if(clear) y=1'b0;always@* y=a & b; B: always@* if (clear) y=1'b0; else y=a&b; C: always@(a) y=a & b; D: reg [1:0] s;...case(s) 2'b00:y=1'b1; 2'b10:y=1'b0; 2'b11:y=1'b1;endcase

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2022-06-11 问题

下列是基于过程块的组合逻辑建模的代码，设计正确的是（） A: reg y;reg a,b,clear;...always@* if(clear) y=1'b0;always@* y=a & b; B: always@* if (clear) y=1'b0; else y=a&b; C: always@(a) y=a & b; D: reg [1:0] s;...case(s) 2'b00:y=1'b1; 2'b10:y=1'b0; 2'b11:y=1'b1;endcase

2022-07-27 问题

VAR num reg1:=0 VAR num reg2:=5 以下WHILE循环语句将执行5次循环的有（）。 A: WHILE reg1<5 DO …… reg1:=reg1+1; ENDWHILE B: WHILE reg1>5 DO …… reg1:=reg1+1; ENDWHILE C: WHILE reg1 D: WHILE reg1>reg2 DO …… reg1:=reg1+1; ENDWHILE E: WHILE reg1-reg2<0 DO …… reg1:=reg1+1; ENDWHILE

VAR num reg1:=0 VAR num reg2:=5 以下WHILE循环语句将执行5次循环的有（）。 A: WHILE reg1<5 DO …… reg1:=reg1+1; ENDWHILE B: WHILE reg1>5 DO …… reg1:=reg1+1; ENDWHILE C: WHILE reg1 D: WHILE reg1>reg2 DO …… reg1:=reg1+1; ENDWHILE E: WHILE reg1-reg2<0 DO …… reg1:=reg1+1; ENDWHILE

2022-06-04 问题

指出下面信号的最高位和最低位。reg [1:0] SEL

2022-06-17 问题

下列Moore型状态机采用Verilog语言说明部分正确的是： A: parameter [2:0] s0=0, s1=1,s2=2,s3=3,s4=4;reg [2:0] current_state, next_state; B: parameter [1:0] s0=0, s1=1,s2=2,s3=3,s4=4;reg [1:0] current_state, next_state; C: TYPE FSM_ST IS (s0, s1,s2,s3,s4); SIGNAL current_state, next_state: FSM_ST; D: typedef enum {s0, s1,s2,s3,s4} type_user;type_user current_state, next_state

下列Moore型状态机采用Verilog语言说明部分正确的是： A: parameter [2:0] s0=0, s1=1,s2=2,s3=3,s4=4;reg [2:0] current_state, next_state; B: parameter [1:0] s0=0, s1=1,s2=2,s3=3,s4=4;reg [1:0] current_state, next_state; C: TYPE FSM_ST IS (s0, s1,s2,s3,s4); SIGNAL current_state, next_state: FSM_ST; D: typedef enum {s0, s1,s2,s3,s4} type_user;type_user current_state, next_state

2022-06-19 问题

reg [1:0] y;y<;=8;上述语句执行后，y的值为： A: 1000 B: 10 C: 00 D: 01

2022-07-01 问题

中国大学MOOC: 假定Reg A中初始值位50，执行如下程序后，Reg A 和Reg B的值是( )（答案请用两个空格隔开）Reg A <=125;Reg B<=Reg A

2022-05-29 问题

判断以下Verilog代码片段，在modelsim软件里仿真时，out输出是否有正常的波形？module unit(……);reg clk;reg [3:0] out ;always @(posedge clk)beginout <= out + 1;endendmodule A: 是 B: 否

判断以下Verilog代码片段，在modelsim软件里仿真时，out输出是否有正常的波形？module unit(……);reg clk;reg [3:0] out ;always @(posedge clk)beginout <= out + 1;endendmodule A: 是 B: 否

2022-07-01 问题

3GPPRel-15中，REG是指？（）。 A: 时域1个OFDM符号 B: 频域1个子载波 C: 频域1个RB D: 时域1个时隙

2022-06-07 问题

下列Verilog HDL语句中，数据类型定义与注释矛盾的是（） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量

下列Verilog HDL语句中，数据类型定义与注释矛盾的是（） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量

2022-06-29 问题

以下是任意位的计数器以及编写分频器的Verilog程序，请补充完整。module fpqi(clk_out,clk_in);;input clk_in;reg [15:0] cnt;reg clk_out;always @ (posedge clk_in)beginif(cnt==10000)begin clk_out <;= !clk_out; cnt<;=0; endelsecnt <;= cnt + 1;endendmodule

以下是任意位的计数器以及编写分频器的Verilog程序，请补充完整。module fpqi(clk_out,clk_in);;input clk_in;reg [15:0] cnt;reg clk_out;always @ (posedge clk_in)beginif(cnt==10000)begin clk_out <;= !clk_out; cnt<;=0; endelsecnt <;= cnt + 1;endendmodule

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