根据下面的程序，画出产生的信号clk、phase_clk的波形如图所示`timescale 1ns/10ps module clk_tb2; reg clk; wire phase_clk; initialclk=0; always begin #5 clk=1; #5 clk=0; endassign #2 phase_clk=clk endmodule[img=314x94]17d603ead880b55.png[/img] （ ）
根据下面的程序，画出产生的信号clk、phase_clk的波形如图所示`timescale 1ns/10ps module clk_tb2; reg clk; wire phase_clk; initialclk=0; always begin #5 clk=1; #5 clk=0; endassign #2 phase_clk=clk endmodule[img=314x94]17d603ead880b55.png[/img] （ ）
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