下列哪一个不是Verilog的关键词：
A: assign
B: always@
C: reg
D: dout
A: assign
B: always@
C: reg
D: dout
举一反三
- 下列Verilog的关键字错误的是（ ） A: assign B: reg C: ngedge D: endcase
- 能够对Verilog<br/>HDL的reg类型变量赋值的语句有()。(本题4分) A: initial B: always C: assign D: case
- 下列Verilog语句正确的是（） A: wire[7..0] DATA； B: assign y<;=a&b； C: input reg d_in； D: reg [7：0] q；
- 在Verilog中过程块是使用下列关键字 A: assign B: asign C: allway D: always
- 寄存器型(reg)连续赋值用于下列哪种赋值语句？ A: always模块 B: assign模块